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图文:展讯集成电路设计高级总监杜禾http://www.sina.com.cn 2008年06月19日 15:07 新浪科技
![]() 展讯集成电路设计高级总监杜禾 主持人:非常感谢郑董事长给我们带来这样的非常有趣的体验。在这样的发展趋势下面,内容和技术的结合,一定会使我们无论是移动通信也好或者详细到手机也好,这样的非常重要的发展趋势,那么展讯也是非常敏锐的捕捉到了这样的趋势,所以我们也是非常希望将来不光是音乐,会有更多的内容方面的供应商来和我们合作,因为我们是一个展讯致力于推出的是开放的平台,致力于是和产业链各个环节的合作,我们期待着除了今天这么优美的音乐手机之外,将来我们在明年的下一次的展讯技术论坛上还有更加精彩的展示给大家。 下面会进入到我们另外一个领域,我们可能都会提到集成电路,都会关心集成电路的工艺,展讯在这个方面有什么样的计划或者做了一些什么样的工作呢?我们下面就请展讯通讯有限公司集成电路设计的高级总监杜禾先生为我们介绍展讯65纳米芯片的设计开发。 杜禾:各位来宾,各位同仁,大家上午好。首先感谢大家在今天这么恶劣的天气下还来参加展讯技术论坛,并且坚持到最后。我的讲演是比较技术的,可能没有什么新奇的。我的讲演题目借用奥运会的口号:“展讯芯,更高、更快、更强”,主要是分享一下展讯65纳米芯片技术发展的情况,主要内容包括以下三个方面:第一,先跟大家分享一下半导体工业界和展讯的发展进程;第二,介绍一下65纳米的工艺优势以及面临的挑战;第三,是展讯在65纳米芯片设计方面的工作。 了解半导体工业的同仁大家都比较清楚,半导体工业自从CMOS工艺作为主导地位以后,工艺的进步主要是在晶体管尺寸逐渐缩小这方面,这个表的数据是我从TSMC的网站上得到的,大家从这个表上可以看到工艺的发展进程,从1999年到现在,TSMC几乎是每年都会推出新的工艺,工艺的尺寸,从0.18微米一直到今天的45纳米,随着工艺尺寸的降低,给我们带来半导体芯片的性能会逐渐提高,这个性能提高主要是两个方面:比较主要的一个是芯片的速度,另外一个集成度。如果把两个性能放在一起乘在一起做这么一个表,这个数据也是TSMC的数据,我们可以看到,从年度发展的情况来看,工艺的性能每年可以平均增长60%,几乎是指数型的增长,这个表是我们展讯在芯片设计技术方面和产品技术方面跟工业界的对比。展讯自从2001年成立以来,我们芯片设计部门对工艺方面的先进技术的研究一直是不断的进行,大家可以看到,展讯头几年我们基本上产品和开发都在0.18工艺,因为我们认为,对于目前我们基带的产品来说,0.18工艺在当时给我们提供最好的性价比,随着展讯公司逐渐的增大,我们的实力越来越强,我们也会随着时间逐渐去追踪最先进的工艺,所以从我们的进程可以看到我们有0.16微米到90纳米,一直到今天我们做65纳米芯片,基本上已经赶上了工业界最先进的水平。 这张表主要是比较直观的数据去表现65纳米芯片技术跟90纳米和0.18工艺的比较优势在什么地方?如果从速度上看,65纳米的速度可以是0.18工艺速度的2.6倍,如果说动态功耗,大概只有0.18的1/14,芯片面积只有0.18的1/8,这个是更直观的数据,是我们从ARM得到的数据,如果从2颗芯片作为一个性能比较的话,这里面深色的是ARM提供的数据,65纳米在2.7米都不做,太小了,所以这是估计出来的数据,可以看到,如果65纳米做的话,速度可以提高3倍,动态功耗变成下降一个OLD,面积也是减小非常多,这张图是我们公司设计的两款芯片的版图,这边比较大的是我们目前在市场上卖了好几千万芯片量的0.18工艺的GSM芯片,旁边小的芯片,面积大概只有0.18的一半,但是它用65纳米的工艺,所以我们可以把TD/GSM/EDGE的功能放在这个上面,虽然65纳米有很多优势,但是并不是说蓝图非常容易做,对于一般实力不是很强的公司,是有很大的难点的,一个是技术难点,一个是初始费用非常高,所以展讯在这个方面也是碰到了很多难点,这边主要是列举了几项我们设计中碰到的问题跟大家分享,第一个就是静态功耗,我们知道手机产品待机的时候,待机电流分两类:一类是动态的功耗;一类是静态的功耗。在0.18工艺的情况下,静态功耗一般比例占的比较小,所以我们主要是在动态功耗上做一些办法去减少功耗,但是到65纳米的话,因为管子的构造尺寸变短,漏电就变得很难控制,统计起来,它的静态功耗基本上跟动态功耗非常接近,这样会非常严重的影响我们手机的待机时间。第二点,在65纳米工艺的芯片的量产测试,跟0.18的测试也是有很大区别的,因为我们正常的0.18的情况下芯片测试包括功能扫描等,这些基本上都是在测静态的功能,不追求速度,只是把逻辑功能扫描出来,正确就可以了,因为我们的芯片的速度没有达到那么高,一些动态的性能不是很重要,但是到65纳米就不一样了,因为我们芯片整个的速度提高很多,我们的动态性能变得非常重要,因为所有的TML都变得很紧,如果只是测静态的扫描是不足以保证我们的成品率,有一些非常小的纳米级的缺陷会影响到速度,这个时候逻辑功能是对的,但是一旦高速运转起来的,就会出现一些TML的问题,所以这一块必须加入时速的测试。另外一点就是在模拟电路方面,因为到65纳米,供电电压变成1V1.2V左右,变得很低,管子过道很狭窄,手机里面还要集成一些功能,所以要抵抗一些高电压,这些东西在65纳米工艺上就变得非常难做了。 这张图是刚才我说的静态功耗和动态功耗在手机待机状态下的比例,大概的趋势,大家可以看一下,从0.18情况下静态功耗只占20%,但是到65纳米,基本上是50%,所以这个控制变得非常的难。65纳米低功耗的技术,主要是列了这几个,前面两个蓝色是在0.18也是需要用的,比较常用的技术,一个是CLOCK GATING,就是一些功能模块不需要运转的时候,要把时钟关掉,这样动态功耗会降低;第二是Multi-Threshold,预置电压有中、高、低三种选择,如果速度高的就可以跑的很高,不需要速度高的功能模块就高预置,这样漏电就会比较小,下面红色的,在以上基础上,在65纳米工艺要多做的一些工作。第一个是POWER ISLAND,芯片上面分成局部的模块,供电都可以单独的控制,在分了这个以后,还有POWER GATING有些不用的模块,可以关掉,这样静态功耗可以消失。Multi-Voltage根据不同的功耗有不同的供电电压。还有Power Gating with State Retention,让某些模块Power Down以后,有些功耗,重新启动的时候要非常快的启动,这样就有必要把关键的状态保存起来,这样当你重新打开的时候,状态全都马上回来了,就会变的非常的快,这也是一个很难做的技术。Adaptive Voltage Frequency Scaling,这是自适应的方法,我们根据芯片不同的频率,因为不同的频率需要的功耗是不一样的,所以不同的频率我们给他不同的供电电压,这样静态功耗两个方面做一个平衡。最后一个是LOW—VDD Standby,有些模块当你加上电以后,因为管子漏电非常大,但是你不可能把他完全Power Down,这样系统没有办法工作,这个时候有新的技术,把电压降低,电压降低以后,内容基本上不会掉,但是静态功耗可以有效的控制。 量产测试技术,AT—Speed SCAN,这个本身的应用有一个新的问题出现,当我们做SCAN的时候,因为里面的集成器在高速的情况下,功耗非常大,这个功耗实际上已经超出我们实际应用的功耗,但我们知道,我们设计的时候只是考虑实际应用功耗可以供多少,所以我们芯片内部留下的供电的走线的宽度基本上都是按照那个考虑的,不会专门为了测试,故意把芯片放大做的很大,所以这里就有Low Power DFT的概念,怎么保证芯片不需要做很大,只是为了这个功能,所以这也是我们需要掌握的手段。 在模拟电路这边,主要是有几个问题,一个是手机上的电池,大家都知道是4.2V,这个电压加到65纳米芯片上,如果我们用常用的2.5V的IO的话,可靠性就会变得比较差,比较容易被击穿,另外我们有一些充电电路,电压可能还会更高,要保证芯片不被损害的情况下,把高压加上去,这是我们做模拟电路的方法,我们在这个方面也做了很多工作。第二,因为65纳米一般会降到1V左右工作,大部分电路都使用外围的IO的电压2.5V工作,一些高速的电路也会用到1V的供电电压,在1V的供电电压情况下,大家都比较清楚,因为HADROOM比较小,做起来不是很容易,需要有一些新的技术。短沟效应,他会对我们的设计造成很多影响,也是需要我们研究的。 总结一下,今年是奥运年,全世界的运动员都会到中国来,在奥运赛场上奋力拼搏,其实我们觉得对于我们展讯公司芯片设计人员而言,实际上我们每年都是奥运年,我们每天都在奋力拼搏,跟世界各国的竞争对手在拼搏,所以我们的口号跟奥运口号是一样的,我们要做的更高,就是我们有更高的性价比的芯片给客户,我们要有更高的通话和待机时间,我们要有更高的可靠性。更快,我们的芯片的主频会越做越快,我们新产品的开发时间会越做越快,给大家提供更多的弹药去吸引更多的客户。我们要做得更强,我们的芯片功能、我们的客户支持,都要做的更强,这样我们才能成为一流的IC设计公司。我的讲演到这里,谢谢大家。
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