兼容32位x86微处理器架构，提供64位架构的优越性能

　　AMD的“Opteron”处理器基于X86系统架构并对其进行了根本性的改造，作为下一代全新设计的X86架构，“Opteron”处理器架构将全面引领微处理器架构发展的方向。“Opteron”处理器的诞生不仅使处理器性能有了更新换代的提升，同时也使整个系统性能实现了一次巨大的飞跃。AMD第八代处理器架构不仅提供了对32位X86软件的完全支持(native suppor

t)，同时也是第一款基于X86架构的64位处理器。AMD64平台令目前X86软件性能进一步提高，将带动整个系统性能提升到全新水平，从而使Opteron架构成为真正的第八代x86架构。

　　AMD64架构的策略是：在建立64位计算市场的同时，也把最新的处理器创新技术带给了现有的运用32位应用与操作系统平台的用户群。Opteron微架构通过对X86架构的支持提供了灵活的升级到64位的途径，同时还提供了对原有的32位X86软件的全面支持(native support)。这种支持的实现是直接的，因为Opteron微架构已经使用了关键的64位宽度数据与地址通道，而且合并了48位虚拟地址空间和40位物理地址空间。AMD64架构对X86架构的支持已经考虑到各种因素，不会影响到处理器频率的提升。未来处理器内核的改进将同时提升32位与64位程序的应用性能。基于AMD 64处理器的高性能系统在运行32位程序时，将会提供前所未有的高性能。

　　如需对AMD64架构深入了解，请参阅www.x86-64.org/documentation_folder/white_paper.pdf AMD64技术白皮书”。

　　在www.x86-64.org中另有详细的AMD64指令集架构技术资料。

　　Opteron微架构设计的首要目标是为用户提供新一代的性能。要达到这一目标，设计中需要在这两个方面进行合理的平衡：下一代微处理器架构的每一时钟周期性能和特定工艺下的该架构处理器的频率提升空间。

图1：Opteron微架构

　　体现这种设计思路最明显的例子就是Opteron处理器改变了上一代处理器的流水线设计。流水线前端指令获取与解码逻辑标识被精减，提供从解码器到执行管道调度程序间更大的指令打包程度。为适应这一改变，设计中重新定义了管道分级以保持高度的频率可测量性，结果比第七代微架构多出两个管道分级，最终产品拥有12级整数运算流水线和17级浮点运算流水线。请参照图1：Opteron微架构整体结构图。

　　在延长流水线得到频率提升的同时，考虑到处理器架构的扩展性，Opteron处理器最初将采用0.13微米的SOI(Silicon on Insulator，绝缘硅)工艺进行生产。随着低于0.10微米工艺的采用，频率也会实现相应的提升。最终决定Opteron性能提升的关键因素是Opteron微架构比以前的微架构具有更高的IPC(每时钟执行指令数)值。

　　在处理器微架构性能提升方面，如何在降低访问延迟的同时提供给处理器内核足够的内存带宽，成为性能提升的最大瓶颈之一。Opteron微架构通过将内存控制器集成在处理器内的方式突破了这一瓶颈，并且从根本上革新了X86处理器访问内存的方式。最终在降低了访问延迟的同时，也极大地提升了处理器的可用带宽。

　　Opteron微架构集成了一个双通道的DDR DRAM控制器，该控制器拥有能够支持多达8个DDR DIMM(每通道4个)的128位接口。请参见图2的Opteron微架构示意图。内存控制器最初的设计是使用非缓冲或注册型(registered) DIMM来支持PC1600、PC2100和PC2700 DDR内存。以PC2700为例，这种条件下处理器的有效带宽可高达5.3GB/s。这一直接连接方式能够显著降低处理器的内存延迟，并且随着处理器频率的提升内存延迟会进一步降低。此外，还能使硬件与软件预取具有更高的带宽利用率，从而达到进一步降低处理器有效内存延迟的目标。

图2：Opteron微架构功能单元

　　集成在Opteron处理器内的内存控制器在多处理器系统中有更加惊人的表现。运用并行连接方式的多处理器，每个都拥有自己的有效内存带宽，随着处理器数目的递增，使系统性能具有良好的扩展性。同时由于每个处理器内都集成了内存控制器，使得X86系统架构的拓展能力有了显著的提升。图3为一个4路处理器的多处理系统示例。在这个配置中，系统能够支持多达32个DIMM，在使用PC2700内存时可以提供高达21.3GB/s的系统有效带宽。

图3：4处理器的Opteron处理器系统架构

　　和AMD的前几代处理器相比，内存控制器的集成带来了更高的带宽，显著地降低了处理器访问内存的延迟时间，并且内存技术的发展也将使系统性能产生可观的提升。

图4：集成北桥单元的4处理器Opteron处理器系统

　　与把内存控制器集成到处理器内部来提升内存带宽的方法一样，HyperTransport?(超传输)互连控制器也被集成到Opteron处理器内部，在处理器和I/O子系统之间提供了拓展性极强的数据连接带宽。在Opteron处理器内部的数据通道为双向16位的通讯，可以达到1600MT/s(每秒百万次传送)的工作效率，可提供双向为6.4GB/s的带宽。

　　集成了三个HyperTransport(超传输)互连控制器和一个内存控制器的处理器，需要尽可能高效地把指令和数据信息发送到相关接口。为实现这一需求，系统采用了交叉通道架构。图4中展现了北桥架构细节，包括交叉通道(XBar)、内存管理器之间的路由指令和数据信息、三个HyperTransport(超传输)技术的连接和处理器自己的SRI(System Request Interface，系统请求接口)。图5更详细地展示了指令与数据通道，包括Opteron处理器与其北桥组件之间的内部总线带宽，同时还清晰显示了集成了两个Opteron处理器内核的处理器是如何连接在一个SRI上并共同连接到北桥单元的。

图5：Opteron处理器北桥功能单元连接

　　针对大工作负荷的TLB子系统与增强型分支预测功能

　　Opteron微架构的TLB(Translational Lookaside Buffers，翻译后援缓冲器)配置见表1。

　　表1：Opteron处理器微架构TLB规模与集相关

　　和前几代AMD处理器微架构相比，Opteron微架构除了具有更大的TLB入口规模，及随之带来的更少的延迟之外，还带有无须软件干预的多进程过滤器来共享TLB。

　　Opteron处理器的分支预测功能的增强使性能得到很大的提升，在较大的工作负荷下性能提升尤其明显。它主要是通过把全局历史计数器中的双峰计数器的数量增至16K(这等同于第七代微架构的4倍)得以实现。

　　ECC(Error Correcting Code，错误校正代码)保护特性针对L1数据缓存、L2缓存数据与标签、以及所有ECC保护阵列中带有硬件纠错的DRAM。DRAM ECC保护也包括对Chipkill ECC的支持，Chipkill ECC能提供包括从整个DRAM芯片的错误中恢复的方法。所有的非ECC保护阵列里通常都是可恢复的只读数据，因此它们属于奇偶保护。这样的阵列包括L1指令缓存和所有的TLB。

　　AMD Opteron处理器微架构能支持全部32位x86标准架构的增强指令，包括Intel MMX?和AMD的专业3DNow!?技术(整合了增强型3DNow!技术和SSE)。另外，AMD Opteron处理器还引入了对SSE2指令的支持。

　　实现AMD第八代处理器的设计目标

　　AMD Opteron处理器架构已经实现了三个设计目标：

　　建立AMD64 (x86-64)指令集架构。

　　为第八代32位x86处理器性能确立标准。

　　建立可拓展的系统架构。通过在处理器微架构中集成内存控制器以及通过HyperTransport技术实现高可拓展系统，满足多处理计算平台的需要。

　　AMD Opteron处理器架构提供了跨越行业的下一代高性能、高可拓展性架构，并提供了从32位向64位x86架构灵活升级的途径。AMD Opteron处理器架构的设计能为今天以及明天的应用提供优异的性能。

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