日本研究人员发布用于芯片整合3D堆栈技术

http://www.sina.com.cn 2005年12月16日 11:12 eNet硅谷动力

　　作者：时之砂

　　【eNet硅谷动力消息】日本研究人员最近发布了一种名为超级智能堆栈(Super-Smart-Stack)的3维整合技术，采用了自装配技术，使芯片调距精确度维持在1微米以内。该制程的细节于国际电子组件大会(IEDM)上发表，而此自装配技术将可应用于堆栈不同尺寸和厚度的各式各样的芯片类型。

　　日本Tohoku大学的研究人员提出了大量垂直堆栈KGD的方法，许多KGD采用自装配技术被临时胶粘于一片晶圆上。然后将晶圆与许多KGD堆栈起来。

　　Super-Smart-Stack还包含一个十步骤制程，KGD从3维芯片的第一层被调准，并透过自装配被接合至晶圆上。芯片晶圆还作为厚支持层。第二层KGD被校准，然后临时胶着到厚的处理晶圆上。

　　这层KGD被接合到支持晶圆的Dice上，因而消除了晶圆处理过程。透过重复此一过程，即制作出了3维芯片。研究人员表示，采用Super-Smart-Stack技术已加工出带10层内存的3维SRAM测试芯片。　　