TRIPS研究计划的披露，预示着业界对具备更高并行处理能力的芯片的追逐将愈演愈烈。

　　本刊记者陈琼

　　“这会是高性能计算下一次高峰的一个支点和发展方向。”在9月2日的IBM高性能运算 论坛上，对于名为“TRIPS”的高性能计算机CPU研发计划这一条IBM刚刚披露的消息，特地来京演讲的IBM高性能运算策略与产品部总经理Dodd流露出了很高的兴致，“目前正在研发的TRIPS芯片是在SMP分布式计算结构方向上的发展，这意味着HPC将更容易获得更高的性能。”

　　8月底，来自IBM的消息称，IBM将和德克萨斯州立大学联合开发具有每秒1万亿次运算能力的芯片。这种被称为TRIPS(Tera-op Reliable Intelligently adaptive Processing System)架构的处理器最初源于德州大学奥斯汀分校两位助教的研究课题，由于其极具创新性的想法，该课题在最近三年逐渐得到了校方的重视，甚至引起了IBM奥斯汀研发实验室的兴趣，双方为此专门成立了研发团队。而且，美国国防部高级研究规划局(DARPA)也表示，将会为该计划提供总额达1110万美元的资金支持。

　　TRIPS架构的核心是一种“面向块操作”的理念。相对于一般处理器在每个时钟周期只能依次执行若干个指令而言，TRIPS处理器将能够同时处理一系列由执行单元所分配的运算“块”，因此可以同时执行更多指令。“由于配备分解结构的独特缓存，因此与采用以前技术的处理器相比，TRIPS芯片的性能将得到更大提高，尤其对于高性能计算领域来讲，这是很有意义的创新。”Dodd介绍说。

　　计划在2005年年底前推出的TRIPS原型芯片中将包含四个处理器内核，每个内核在每个时钟周期内能够完成16次运算，整个芯片将可以完成64次运算。尽管预计原型芯片的时钟频率为500MHz，理论上可达到每秒种320亿次的运算速度，但按照IBM的计划，到2010年，当32纳米制程的处理器制造工艺成熟时，研发小组将会把这种芯片的时钟频率提高到10GHz，使其能够在1秒钟内完成1万亿次以上的运算。

　　“目前的一个关键问题是，这种新颖的结构能否在不同的商业应用中获得良好的性能表现？”IBM公司TRIPS计划的项目负责人Jeff Burns介绍说，“IBM正在考虑如何把商业应用成功的移植到这种新式的结构上并实现最优化。”IBM显然非常看好TRIPS芯片的市场前景。

　　由于通过在指令、线程以及数据等不同层面进行并行处理，TRIPS芯片可以很灵活高效的支持包括PC、信号处理、图像、服务器及超级计算等等很多方面的软件应用，因此，TRIPS处理器日后势必将会在很多领域成为一款极具竞争优势的芯片。

　　“TRIPS芯片能够并行处理的指令要比传统芯片多得多，因此，即使是单线程的应用，TRIPS芯片的速度也会更快。”Chuck Moore目前是德州大学TRIPS项目的高级研究员，他还曾主持设计过IBM的Power4处理器，很明显，他对TRIPS芯片的未来信心十足，“现在的硬件环境应该努力去适应运行其中的软件，而不是要求软件去兼容硬件环境。TRIPS正在尽力向这样的方向努力。”

　　当然，就HPC领域而言，目前流行的Cluster结构和SMP的分布式结构其实也并不矛盾，Dodd形象的将Cluster和SMP比喻为坐标系中的X轴和Y轴，TRIPS只是在SMP方向上做了进一步突破的尝试。比如像超音速流体动力学这样的计算需求，也许选择SMP结构就会是最合适的选择，而这些并不影响Cluster结构的优势。

　　IBM计划为日本国立高级产业科学和技术学院建造的浮点运算速度数超过11万亿次的超级计算机就选用了英特尔和AMD芯片的集群系统；而在9月1日，IBM的另一个项目—为南开大学建造计算能力超过每秒5万亿的超级计算机“南开之星”，其中的800颗英特尔的至强芯片也成为了这一大型机群系统的主角。

　　业界对于具备更高并行处理能力的芯片的追逐势必将愈演愈烈，Sun已经筹划着在一个芯片上集成二个处理器内核；英特尔虽然早就在其许多款芯片中加入了超线程技术，但仍然携手惠普积极的为将在2005年推出的下一版安腾芯片“Montecito”做着准备，这款芯片将在单一硅晶上容纳两颗单独的处理器；IBM也已经有了双内核的Power4，而且在Power5上实现多线程技术也已列入了研发计划。TRIPS芯片的逐渐浮出水面也许真的会掀起下一波计算热潮。