Conroe E6850评测 多核CPU最大问题是软件(2)

　　架构与制程的交叉更替是软件厂商的救赎

　　当我们放眼服务器市场就可以发现：并发编程在行业领域已经有了多年的沉淀，因为大型机上SMP对称处理技术早就开始应用，在Cluster系统、MP Server、DP Server这样的环境中，几乎所有的应用都实现了并发。而桌面领域的情况则刚好相反，由于缺乏多路平台与多核处理器的支持，目前大多数的应用都是居于单线程，Pentium4 2.4c之后才首次引入了HT虚拟线程技术，随后的PentiumD系列双核心处理器的面世、AMD Quad FX 4x4平台的首次将SMP多路对称计算技术引入桌面领域，才彻底了从硬件层级上改变了之前单线程的计算模式，使得并发编程在桌面上萌芽有了发展必须的基础。

　　虽然并发编译的硬件基础已经具备，但就如我们开篇所说：软件行业发生整体性转变的基础技术还没有经过足够的沉淀，对于软件厂商来说目前似乎只有两条路可走：一是优化程序代码，使程序执行更有效率;二是实现并发。但这其中不管是哪一条都势必使开发成本、时间大大增加，调试也比较艰难。但好在Intel除了把旺盛的精力投入到并行计算中外，还在处理器架构与生产工艺(Process)上不断的交叉更替改进，以确保在制程没有改变的情况下可以借由处理器体系架构的更新来提升产品性能，又或是处理器架构没有改变的情况下借由制程的更新来提升产品性能。也因为这样，软件厂商才能在并行编译的全面变革前得到喘息机会。今年年底，Intel的45nm工艺将会正式开始投入使用。与以往不同的是Intel这次45nm工艺的改进不仅是晶体管间线宽的缩短，还改进了沿用了40多年晶体管(Transistor)构成材料，在正式进入E6850的测试之前我们不妨来关注一下这个生产工艺(Process)上的“题外话”。

　　晶体管其实就是一种简单的开关装置，可处理电子数据中的0、1组合。处理器就是含有数百万此类通过铜线以特定方式连接在一起的晶体管。而晶体管内部是由源极、漏极、栅电极、栅介质、及硅底层通道。源极是指晶体管中电流产生的部分，它包含涂层硅(doped Si)，漏极是指晶体管中电流流向的部分，这部分与源极一样，都参杂了一些杂质以降低电阻。不过晶体管是绝对对称的，则电流可以从源极流向漏极，也可以从漏极流向源极。栅极电极就是晶体管顶端的区域，其电流的状态决定晶体管是打开还是闭合，传统上栅的制作材料是多晶硅或原子随意排列且不形成网格状结构的硅。栅极介质是位于栅极电极以及沟槽之间一层薄层，目前的数字芯片中晶体管栅介质是由二氧化硅组成，而二氧化硅是绝缘体材料，它的作用是隔绝来自栅极电极的泄漏电流，但如果这个栅介质层太薄其泄漏电流的电量就越大。

　　Intel对晶体管的改进是来自之前晶体管的栅极介质，Intel是使用一种基于铪元素的化合物来替代之前的二氧化硅，这种基于铪元素的High-K介质具备良好的绝缘属性，同时可以在栅极及硅底层之间形成较高的场效应(High-K)。因为High-K的铪化合物比二氧化硅更厚的同时保持着理想的高场效特性，所以，这种High-K材料还可以大幅度减少泄露电流。据Intel官方发布的数据，这种High-K介质可以比之前的二氧化硅材料降低泄漏电流10以上。而同时因为场效的提高，使得晶体管源极到漏极的驱动电流提升20%，源极到漏极的泄露电流降低5倍以上。如果这些数据真的如Intel所公布的一样，那么对于单个晶体管来说我们就可以获得比之前更高的开关效率，以及更低的泄露电流。而对于拥有几亿个晶体管的现代处理器来说，我们可以从中获益是非常可观的，这显然更有利于提升intel处理器的每瓦性能(Performance per watt)。

　　虽然基于铪的这种High-K栅介质有着高场效以及绝缘的良好特性，但其却不能使用之前的多晶硅栅极，而是需要应用上一种全新的金属栅极来替代，目前Intel均没有透露这些材料的组成元素以及其具体配方，但在之前的新晶体管发表会时Intel代表却表示，竞争对手想要达到目前Intel 45nm产品晶体管的效能，至少需要到对手下一代的32nm工艺，对于Intel的这种说法我们是持有待考察的态度，毕竟实际的效能表现需要等双方的产品具体发布出来才有正确的答案。