处理器生产技术的竞争透视65纳米生产技术

http://www.sina.com.cn 2006年11月26日 21:32 天极yesky

姑苏飘雪　前言：

　　这些年来，微电子技术一直朝着两个方向发展：一是不断扩大的晶圆尺寸，150mm→200mm→300mm，并不断向400mm发起冲击，更大的晶圆面积可以提高芯片产量并降低单颗芯片的成本；二是为满足芯片微型化、高密度化、高速化和系统集成化的要求，不断缩小芯片的特征尺寸：从0.25微米开始，到1999年的0.18微米、2001年的0.13微米、2003年的90纳米(0.09微米)以及最新的65纳米(0.065微米)制造工艺。虽然65纳米技术刚投入实用不久，但已经它与多核处理器一道成为业界的又一次盛宴。

一、65nm生产技术，能为我们带来什么？

　　处理器生产技术进步主要体现在蚀刻尺寸的不断缩小、各个硅晶体管连接导线的宽度不断缩短之上，这样可以让芯片的集成度就越高。那么，生产技术的改进究竟可以带来多少实质性的好处呢？
　　
1、更高的芯片集成度

　　更先进的生产技最直接的好处就是可以让芯片的集成度大大增加。我们知道，为了获得更高的性能，芯片内容纳的晶体管数会变得越来越多。对CPU而言，便是运算核心的增强和缓存单元的增大。此前的Prescott核心，晶体管总数达到1亿2500万个，而最新的扣肉双核心处理器晶体管规模将突破3亿个。同时为了尽可能提高性能，各厂商都热衷于增大缓存容量。

　　由于CPU的高速缓存要求运行在数GHz的高频率上，只能使用SRAM类型的存储逻辑。SRAM的每一个比特位需要占用6个晶体管，存储密度很低，1MB容量的二级缓存就需要占用5000万个晶体管，这是一个相当惊人的数字。而按照现有发展趋势，每隔两年CPU的二级缓存容量都会增大一倍。

　　那么厂商是如何在处理器那么狭小的空间内集成越来越多的晶体管呢？这时厂商就必须进步缩小硅晶片内微细元件的尺寸以腾出空间来容纳增加的晶体管和元件。采用更先进的、蚀刻尺寸更小的技术成为了厂商们必走之路。同时随着晶体管尺寸的缩小，每颗晶体管的单位成本也有所降低，而整体的微型化同时也缩小了门极尺寸。

　　门极是晶体管中负责阻挡或让电流通过的开关，门极越窄，晶体管开启与关闭的速度越快，使用晶体管的线路因而得以提高其速度上限。因此，处理器含有越多的晶体管，它们的速度就越快。

2、降低功耗才是根本

　　各处理器厂商之所以如此迫切引入65nm生产技术，一大原因就是为了降低处理器的功耗。特别是在去年Intel和AMD相继推出了双核心处理器，设计功耗(TDP)为130W 和110W，面对功率强劲的“火炉”，电源、主板、散热器等配套设备都已不堪重负，改用新生产技术成了当务之急。

处理器生产技术的竞争透视65纳米生产技术
频率最低的Pentium D 805在标准下的功耗也是让人心惊，更不用说在超频情况下！

　　我们都知道，Prescott失败的最主要原因就是功耗过高，而罪魁祸首就是泄漏电流。所谓泄漏电流，是指晶体管不管导通还是截止(开关)，均有电流流动。由于本来为截止的时候也有电流流动，由此就会造成电量的浪费。泄漏电流造成的耗电量增加是90nm工艺Prescott中非常严重的问题。另外，要想提高晶体管的开关切换速度，即工作频率，设计半导体时必须要使电流在晶体管中易于流动。

　　过去晶体管越小，开关所需的电压就越低，耗电量也就越小。而目前的情况是由此减少的这部分耗电量全部被泄漏电流抵消掉了。当然，半导体制造商那时并非完全没有预料到泄漏电流的增加。降低泄漏电流的技术在90nm工艺时代没有达到实用水平，泄漏电流的增加量也超过了半导体制造商的预想。工作频率普遍超过1GHz的计算机所使用的CPU，这种情况尤为显著。

　　能够采用提高电子迁移率，或者减少泄漏电流通道等泄漏电流降低技术的生产线要借助65nm技术才能完成。这也是为什么Intel等芯片厂商急于投产65nm工艺的直接原因。
最后，在芯片性能方面，65nm工艺的引入使得导电沟道长度减少，可以使用更多先进的材料，从而使晶体管的(开关)速度加快近50%(相对90nm)，大大提高芯片的整体性能并降了低功耗，热量的降低反过来又可以增加元器件的稳定度、延长使用寿命。

二、65nm带来的挑战！

　　集成电路的制造，往往需要经过数百道工艺，复杂程度不必多说。在这次从90nm到65nm的转型中，受影响最大的还是泄漏电流和光刻工艺，除此之外金属互连线的延迟、硅片清洗工艺等也提出了比以往更严格的要求，可以说这次转型所遇到的挑战是空前的。
　　
1、严重的泄漏电流问题

　　泄漏电流是65nm生产工艺中最严重的问题，随着器件的微型化，泄露也在所难免。泄漏电流会产生更多热量，使器件的功耗增加，严重影响性能和运行时的安全性。引起泄漏电流的原因主要来自三个方面。

·器件特征尺寸缩小，栅极氧化层厚度也随着栅极线宽不断缩小而越来越薄
·沟道变窄会产生严重的亚阈值电流，从而影响晶体管的开关性能
·源(极)、漏(极)与衬底之间的泄漏电流

2、曝光光源波长的限制

　　曝光光源的波长决定着光刻技术的分辨率，根据瑞利定律，分辨率(W)可由公式1 计算求得。公式1：W=k1λ/NA 式中λ是光源波长，NA是数值孔径，k1 是与曝光系统相关的常数。对于65nm 生产工艺，若仍按通常的NA=0.6、k1=0.75计算，得到曝光光源波长(λ)约为60nm，此前的157nm光刻技术明显不能满足要求。

3、互连线延迟拖慢信号传输速度

　　在微电子领域，互连线延迟(RC)是降低信号传输速度的主要原因。互连线延迟是由导线电阻R 和寄生电容C所决定的，随着集成电路中元器件的密度越来越大,互连线的层数也要随之增加，进而引起层间寄生电容的增加；同时随着特征尺寸降低, 金属连接线的高宽比也明显增加, 线与线之间的寄生电容也在迅速增加。对于65nm 工艺而言，寄生电容对电路的影响正在变得越来越严重，并由此引发了信号传播过程中的延时和串扰等一系列严重问题，所以必须通过减少寄生电容等方式来降低互连延迟。

三、Intel，65nm工艺的先行者！

　　在65nm工艺之路上，Intel可以说是先行者，它采用65nm制程的处理器产品早已经成为了市场的主流。针对65nm工艺中所遇到的问题，英特尔引入各项先进技术是必然的事情。

1、八层互连布线架构与高K值材料

处理器生产技术的竞争透视65纳米生产技术

　　与在Prescott核心上使用的0.09微米生产技术相比，英特尔的65nm生产技术最明显的改进是实现了8层互连布线结构。目前CPU中集成的晶体管数目已经数以亿计，厂商为了能在有限的CPU内核空间中集成更多的晶体管往往使用一种三维的堆叠结构。

　　因此实现了8层互连结构，这样每一个芯片可以容纳8个不同的逻辑电路层，层数越多，芯片占据的面积就越小。不过虽然实现8层互连布线结构可以容纳更多的晶体管，但同时也要面对更多的技术问题。最明显的问题就电路层之间的线状电容效应及门泄漏问题都会随着晶体管的增加而变得更加严重。

处理器生产技术的竞争透视65纳米生产技术

　　我们都知道，电容值与绝缘物的介电系数(K值)成正比，所以为了降低门泄漏电流以导线电流的线状电容效应，高K门极绝缘层以及低K导线绝缘层就成为半导体产业界近来的技术发展趋势，尤其门极绝缘层已经被公认是65nm以下生产技术的技术关键。门极绝缘层就是在硅晶圆表面长一层薄薄的二氧化硅，其做法上是将晶圆暴露在氧与水蒸气中，就某种意义来说就是使硅“生锈”。

　　但与钢板生锈的情况不同的是，此处的氧化物并不会粉碎脱落，它们反而紧紧附着在表面上，因此如果要进一步氧化，氧原子必须扩散穿过这一层氧化物，才能抵达下面全新的硅。这个扩散规律性提供了芯片制造商一个控制氧化层厚度的方法。举例来说，只要让氧进行短时间的扩散，就可以制造出目前微小晶体管门极绝缘所需的薄氧化层。

　　问题是，现代芯片中的门极氧化层厚度只有几个原子，已经薄到不容易确实放置在晶圆上的地步。对策之一当然是把它做得厚一点，不过麻烦的是，随着氧化层的厚度增加，门极电容会跟着降低。如果门极的电容太低，通道中就没有足够的电荷来导电。解决之道就是用二氧化硅以外的材料来做为门极的绝缘体。

　　在65nm生产技术中，IBM和AMD仍用SOI(绝缘层上覆硅，Silicon On Insulator)来作为门极的绝缘体，SOI有效隔断了各电极向衬底流动的漏电流，使之只能够通过晶体管流动，但它对于同级晶体管之间的阻隔效果并不理想。英特尔早先认为SOI技术难度太大，所以决定另辟蹊径：采用高K值的氧化物材料来制造晶体管的栅极，英特尔称之为“高K门电介质”(High K gate Dielectric)。

　　对于65nm 制造工艺，目前最有希望作为栅介质层的高k电介质是含Hf的材料，例如HfSiON。这种材料对电子泄漏的阻隔效果可以达到二氧化硅的10000倍，电子泄漏基本被阻断，这样就可以在绝缘层厚度降低到0.1纳米时还拥有良好的电子隔绝效果。正是采用了高K值材料，65nm生产技术虽然让门极宽度从90nm的50nm缩短至35nm，但是门极绝缘层厚度依然保持1.2nm，英特尔压制漏电流的企图不言可喻。

　　同时为了降低绝缘层之间的寄生电容、提高集成电路的速度，英特尔为65nm工艺准备了一种k 值很低的碳掺杂氧化物(Carbon Doped Oxide，CDO)，可以减少了线路与线路之间的电容，提高了芯片内部的信号速度并降低了芯片功耗。

　　提示：门极是晶体管中负责阻挡或让电流通过的开关，门极越窄，晶体管开启与关闭的速度越快，使用晶体管的线路因而得以提高其速度上限。因此，处理器含有越多的晶体管，它们的速度就越快。

2、第二代应变硅技术

　　除了采用高K门极绝缘层以及Low-K导线绝缘层外，在65纳米工艺中英特尔决定采用更先进的第二代高性能应变硅。应变硅是为了增加晶体管电流与电路切换速度的一种解决方案。科学家发现，如果强迫硅晶格稍做伸展(约1%)，穿过晶体管间的电子迁移率会提高不少，建筑在硅之上的晶体管因而得以操作得更快。

　　需要注意的是，应变硅技术并未能解决晶体管门极微缩(scaling)的问题；当晶体管门极长度缩短，会使门限电压(threshold voltage)降低，进而产生“短通道效应”(short-channel effect)，这时需要使用绝缘硅来控制这种效应的发生。令人感到遗憾的是，应变硅技术在Prescott核心中的表现并不是很令人满意，并不能有效降低电泄漏现象所带来的影响。不过，英特尔宣称在65nm生产技术中采用的第二代应变硅技术将要优于90纳米工艺中的第一代应变硅技术。

处理器生产技术的竞争透视65纳米生产技术

　　事实上，英特尔的半导体生产技术研发时程一直都有着完善的布局，环环相扣，历代生产技术之间都有着相当密切的关连。Intel公司宣称，其第二代应变硅技术使得晶体管的性能提高了10-15％，同时没有电流泄漏增加。

　　缩小20%长度的门极，结合应变硅的效应，英特尔的65nm生产技术逻辑门的交换频率可以达到90nm的1.4倍，换言之，处理器的频率就有着上看6GHz的可能。为了进一步降低漏电流，英特尔也在65nm中导入了NMOS Sleep Transistor技术，目前英特尔将其应用在动态关闭SRAM所用不到的区块，达成降低三倍漏电流的效果。

　　与90纳米技术生产的晶体管相比，65纳米技术在同样的性能情况下可以使电流泄漏减低4倍。这样的话，65纳米技术生产的处理器在没有增加电流泄漏的情况下，提高了性能—目前的扣肉处理器已经验证这一切。

3、更先进的Lithography(微影)技术

　　此外，微影生产技术在处理器制造中一直扮演着举足轻重的角色。(注：微影技术是制造晶体管及它们之间的连结的关键技术，其主要是指利用一定波长的紫外透过掩膜后照射在硅晶元上，将掩膜上的电路图像完整地复制到硅晶元上从而形成所需要的电路图形的过程。掩膜其实可以看作是CPU内核电路图的微缩“底片”，厂商事前先将一幅有着非常复杂设计模型的原图缩小成极细微的蚀刻掩膜。

　　未曝光的光阻剂经化学处理及烘烤而硬化，因此能保护阴影下的区域避过稍后的化学蚀刻。)随着处理器生产技术的不断发展，微影技术也需不断提高分辨率以制作更微小的特征尺寸。不过，自从130nm后，微影技术就已经出现跟不上生产技术缩小的速度，在65nm后目前193nm的微影波长更是不能满足需要。

　　因此，根据65纳米工艺的需要，英特尔设计出被称为"交互相移掩模(Alternating Phase Shift Masks)"的新颖技术，这项技术可用现有的193nm波长制作35nm的线宽，从而能够让193纳米波长的光刻设备继续用于65纳米工艺的芯片制造中，而该设备此前广泛用于90纳米精度的芯片生产中。如果不用大规模更换设备，65纳米工艺的实施成本便能够显着降低，芯片的量产工作也得以快速实现，这对英特尔扭转当前不利形势可谓是至关重要的一环。

　　值得一提的是，英特尔未来将导入超紫外光微影技术(EUV Lithography)，可以提供13nm波长，大幅超前现有的微影技术。EUV与传统的紫外线蚀刻技术是一样的，都是将激光通过掩膜，把掩膜上的电路图转移动晶圆之上，不过EUV设备使用的是13.4纳米波长的激光，采用部分波长极短的电磁频谱，因此能实现更小的蚀刻尺寸。

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Intel晶体管32纳米工艺将采用EUV技术

　　此外，为进一步改善光学曝光系统的性能，以满足生产过程中更高分辨率的需要，技术人员还研发了一系列的分辨率增强技术(Resolution enhancementtechnology)，主要包括偏轴照明、邻近效应校正(移)相掩膜、光刻胶修剪、具有抗反射功能的多层光刻胶和具有表面成像功能的光刻胶技术等等。

四、前进中的AMD

　　作为英特尔的老对手，无论是生产潜力上，还上在新技术开发上，AMD都要落后于Intel。目前AMD的65nm生产线仍在建设中，相应的处理器产品也要等到明年才会现身市场。不同于英特尔，受自身技术的限制，AMD的65纳米工艺照例与IBM合作推进。

　　未来AMD在65nm制程上仍将继续采用SOI技术，来解决亚阈泄漏的问题。AMD在0.13、0.09微米制程中就已经采用了此技术。SOI的原理很简单：晶体管通过一个更厚的绝缘层从硅晶元中分离出来，这样做具有很多优点。

　　不过，随着多核心处理器的出现，SOI技术已经显得有些力不从心。因此，AMD在65nm工艺上除了继承之前的SOI技术外，还将引入IBM自行开发的Embedded Silcon Germanium(嵌入硅锗，简称ESiGe)和Stress Memorization(强制记忆)两项创新技术，分别用于携带正电荷的P沟道晶体管和携带负电荷的N沟道晶体管，可有效控制晶体管内的漏电流。

　　其实ESiGe技术属于SOI技术的改进版，可来取代纯粹的硅来作为驱动电流的通道，功效和Intel的应变硅技术有些类似。使用此种技术这可以使粘结硅层做得更薄更均匀，其硅层厚度可达15纳米水平，而且用这种方法分离圆片时，也可把它放回到外延系统的反应室内通人化学蒸气进行原子级刻蚀，也能把硅去掉。

　　AMD此技术似乎比Intel的应变硅技术更具有优势：通过此技术，晶体管的硅晶格会根据下面的元素的晶格调整自己，并将延展一些，潜在的阻抗将会比普通的硅下降70％，而晶体管性能将提高35％。

　　这两项新技术的实际效果极其惊人，AMD官方表示，采用新技术后的处理器功耗可比未采用该技术的产品降低大约40％的功耗，倘若这个目标能够不打折扣地实现，那么AMD的65纳米产品将具备同扣肉抗衡的实力。不妨简单作一下计算：目前标准型Athlon64 X2功耗为95瓦，采用65纳米工艺后芯片功耗将降低到60-65瓦，或者是保持在现有功耗水平上大幅提高芯片的工作频率，这将有效提升芯片的性能。

　　至于本来就具有低功耗特性的Energy Efficient系列处理器，同样可以因工艺改良而提升频率，其最终竞争力不会比Conroe架构产品差多少。而对于双核Turion 64移动平台来说，65纳米技术更是意义重大，AMD完全有可能将芯片功耗降低到25瓦的超低水准，或者衍生出低电压和超低电压芯片供应主流/轻薄机型市场，这无疑能够明显提高Turion 64平台的实际竞争力。

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AMD基于65nm制程生产的300mm晶圆

　　也有消息说，AMD在其65nm工艺CPU中还可能会使用改进的PD-SOI甚至更先进的FD(Fully-Depleted)-SOI工艺以进一步降低功耗。预计AMD在其65nm工艺CPU中可能会使用改进的PD-SOI甚至更先进的FD(Fully-Depleted)-SOI工艺以进一步降低功耗。

　　不过，从相关的资料来看，目前的PD-SOI技术仅仅能够阻止源极到基板的漏电，但对栅极漏电和源极到漏极的漏电没有任何防止作用；而且仅仅缩小源极与基板之间的接触电容(最多占总电容量的5%)，对导线电容和栅极电容则没有作用。由于SOI工艺制造步骤复杂，成本上升了15%以上，而性能提高并不是很明显，因此英特尔对于未来的FD-SOI技术目前仅持观望态度。

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AMD位于德国德累斯顿的Fab 36工厂

　　未来AMD的65nm处理器将主要由位于德国德累斯顿的Fab 36工厂生产。Fab 36的位置与Fab 30毗邻，该厂从2003年第四季度开始动工建设，期间获得德国政府5亿4500万欧元的巨额资金援助。目前Fab 36工厂也积极为65纳米生产工艺做好准备，AMD公司早在今年第二季度就开始准备65纳米光照蚀刻，并在第四季度开始以65纳米技术试产芯片，而整个工艺过渡将在2007年中期前全部完成。

结语：

　　虽然目前处理器厂商都在引入更先进的65nm生产技术，但更在未来的日子里，微电子工艺还会继续往更小的特征尺寸发展。

　　在引入65nm制程后，英特尔将依然保持着每两年更新一代制造工艺的惊人速度，在明年引入45nm工艺。45纳米工艺已经成熟，与65纳米工艺的产品相比，它的漏电量减少为五分之一，晶体管开关切换速度提高20%，工作电流将减少30%，因此它将具有更好的节能效果和更高的性能。2007年下半年，英特尔的CPU将全面转向45纳米工艺生产，届时第二代Core微架构的CPU也将与我们见面。

　　而AMD的65纳米工艺最早也要到2006年年底才能投产，而且产能是否能满足需要还是一个疑问。值得注意的是，AMD在今年4月初也宣布成功制造出45纳米SRAM测试晶圆，时间比英特尔滞后了3个月。但从IBM发布的研究信息来看，它的45纳米，以及后续的29.9纳米工艺研究并没有遇到困难。因此在制造工艺方面，AMD虽然落后于英特尔，但目前的时间的差距并非是致命的。

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