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英特尔Core微架构全面解析(6)


http://www.sina.com.cn 2006年04月27日 14:21 Ocer.net

  我们对 Core 微架构的内核单元及其新特性的介绍到这里就结束了。与超长流水线、追求超高频率、充满争议的 NetBurst 微架构相比,Core 微架构可以说是十分的传统。而如果你仔细看过了前面的每一张 Core 微架构与 Yonah 微架构的对比图,那么,你一定有和我一样的感受:Core 微架构与 Yonah 微架构的内核构成太相似了——一样的解码流程,一样的简单解码单元与复杂解码单元相配合的设计,一样的乱序执行的流程,一样的一级指令缓存与一级数据缓存分离的设计,一样的共享式二级缓存的设计……再看一遍下面的2个架构的总体对比图,你会发现抛开解码单元与执行单元的数量、内部总线的宽度以及各个缓冲区的容量这些数字上的区别,2个架构的设计可以说是完全相同的!这与许多媒体不加分辨就宣称“全新架构”的说法大相径庭。

英特尔Core微架构全面解析(6)
图14 Core 微架构
英特尔Core微架构全面解析(6)
图15 Yonah 微架构

  所以 Core 微架构可以说是 Yonah 微架构的放大版,我们把几个主要指标的大致放大倍数列表如下。

英特尔Core微架构全面解析(6)
图16 Core 微架构 vs Yonah 微架构

  其中,提升最为明显的是各类执行单元的计算能力,提高都达到100%以上。配合有史以来最强大的执行资源,各单元的吞吐量也有了比较大的提升。其中,需要注意的是前端解码部分,4组解码单元配合新引入的宏指令融合技术,Core 微架构的指令解码吞吐量的实际增幅远在16%以上。总体上,在各单元均比 Yonah 微架构有大幅提升的情况下,Core 微架构的性能提升幅度在20%以上是可以预期的。

  按照 Intel 的说法,采用 Core 微架构的各个产品都会比其对应的上一代产品有巨大的性能提升:Merom 比 Yonah 提升20%,Conroe 比 Pentium D 提升40%,Woodcrest 比 Paxville DP 提升80%。同时,桌面产品 Conroe 和服务器产品 Woodcrest 的功耗也会比其对应的上一代产品有大幅下降30%或者更多:Conroe 的TDP是65W,Woodcrest 的TDP是80W。如果这些数据都没有水分的话,那么,在 Intel 提出的性能功耗比这项新的衡量处理器优越性的指标上,采用 Core 微架构的这一代产品将毫无疑问占据最高点。

  Yonah 微架构发布后业界就一直流传着这样的看法:Yonah 微架构实际上是在 P6 微架构基础上发展而来的,其本质与古老的 P6 微架构没有什么不同。Intel 对此不置可否,而这闪闪烁烁的态度其实已经说明了 Yonah 微架构与 P6 微架构至少有着及其密切的联系。实际上,从 Banias 核心处理器面世之后,Pentium M 处理器是以色列团队在采用 P6 微架构的Pentium III 处理器基础上改进而来的说法就开始流传。时至今日,Intel 已经发布的三代移动核心本质上都是 P6 微架构的延续,已经算是公开的秘密。既然如此,Core 微架构又与 Yonah 微架构如此相似,把 Core 微架构也归为 P6 微架构是理所应当的事情。不过,拥有宏指令融合、4组解码单元、庞大执行资源和庞大共享式二级缓存的 Core 微架构似乎应该拥有一个更响亮的名字,不如叫作“P6 微架构最终形态”?

  虽然笔者一样认为 Core 微架构本质上还是 P6 微架构的一种,但是并不同意某些人的看法,认为这十年内X86处理器的微架构设计没有任何本质的进步,甚至认为重拾十年前的架构是一种倒退。从头开始进行一个高效的微处理器内核的设计是非常非常困难的,在已有成果的基础上进行改进是明智的,几乎也是唯一的选择。而且,虽然 Core 微架构还是沿用了 P6 微架构的设计思想,但是各种各样新加入的技术已经使得它面目全非,其执行效率已经与最初的 P6 微架构不可同日而语。其功耗最优化的设计思想与电源管理等先进功能更是 P6 微架构不曾考虑过的——试问十年前有谁想到机箱内的处理器可以关闭部分电路来达到省电的目的?用户需要的不是一个全新的内核,他不会在意花钱买来的是叫做 NetBurst 的内核还是叫做 Core 的内核,或是什么别的核心,他的要求很简单:一台快速、省电、静音的电脑。

  写到这里,也应该给 Core 微架构的种种特性做一个总结了。Core 微架构是 Intel 的以色列设计团队在 Yonah 微架构或者说是 P6 微架构基础之上全力改进而来的新一代微架构。它设计之初的目标就是构建一个高效的双核心架构,因此采取共享式二级缓存设计,2个核心共享多达4MB的二级缓存。其内核采用高效的14级有效流水线设计。每个核心都内建32KB一级指令缓存与32KB一级数据缓存,而且2个核心的一级数据缓存之间可以直接传输数据。每个核心内建4组指令解码单元,支持微指令融合与宏指令融合技术,每个时钟周期最多可以解码5条X86指令,并拥有改进的分支预测功能。每个核心内建5个执行单元,执行资源庞大。采用新的内存相关性预测技术。加入对EM64T与SSE4指令集的支持。支持增强的电源管理功能。支持硬件虚拟化技术和硬件防病毒功能。内建数字温度传感器。还可提供功率报告和温度报告等,配合系统实现动态的功耗控制和散热控制。

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