作者：Lily Huang
三星公司宣布开发一种新的3D封装技术，能降低目前多芯片封装(MCP multi-chip packages)尺寸并提高性能，公司计划从2007年开始将这项新技术应用于NAND闪存产品中。
目前内存的多芯片封装(MCP)广泛使用堆栈技术，因为这样使得芯片布版无需改变但容
量增加。越多的晶体管要求越多的封装面积，而工艺上按比例缩小技术远远跟不上晶体管数量增加的速度，于是工业界开始使用一种所谓DIE堆栈技术。
但是，目前Flash和DRAM芯片中所用的堆栈技术，DIE非直接相连，导致性能和尺寸都存在问题。实际为实现电路连接，使用了丝焊，这不但使带宽受到限制，而且要求DIE预留垂直间隙以及边缘空间，空间大量消耗。
三星认为这项新的晶圆级堆栈封装(WSP wafer-level processed stack package)技术成功解决以上问题。抛弃丝焊工艺，取而代之利用微米级通孔垂直穿透硅片直接与电路相连，这样DIE周围无需预留空间，也见不到金属丝。三星声称利用WSP技术可以使MCP尺寸缩小30% 而布版面积节省15%。
据说，这项新技术将使移动设备及消费类电子设备制造商设计出更轻便性能更高的手持产品。新技术将于2007年进入量产，一开始只用于NAND闪存中，然后是几款DRAM。第一款应用到WSP技术的产品将是16GB内存，使用2GB NAND芯片堆栈而成。
Intel三月在IDF论坛上也提到相似的堆栈技术，首席技术官Justin Rattner描述了这种利用“硅片直通孔(through silicon via)”互连技术创造新的3D封装的想法。
