解读多核心Cell处理器：游戏主导发展方向(6)

　　文/太平洋译站:石头

五、Cell的方法 - 不带缓存的有序

　　记住，Cell的设计者在估计他们使用的每个晶体管导致的性能增长的同时设计了该处理器（有点夸张了，他们没有计算到2亿3千4百万个晶体管中的每一个，但他们非常严密地估 计了每个构架上的决策）。在这样做的过程中，鉴于无序核心将增加的复杂性，有序vs.无序的思想肯定引起了巨大的争论。

　　由于无序的主要好处是减少了对内存延时的敏感性，因此Cell设计者们提出了另一个选择 - 具有可控制的（理解为可预知的）内存延时的有序核心怎么样？

　　有序微处理器有一个缺陷，就是一旦引入了缓存就不再能够控制内存延时了。大多数时候，设计良好的缓存将提供访问所需数据的低延时。但考虑Cell面对的应用程序类型（至少是最初的设计意图） - 3D渲染，游戏，物理学，媒体解码等等 - 所有的应用程序都不依赖大容量缓存。看看Intel任何一款拥有巨大缓存的CPU，注意到缓存超过一定数量以后，3D渲染，游戏和解码性能通常不会再有很大的提升了。例如，Pentium 4 660（3.60GHz - 2MB L2）在Business Winstone 2004中较Pentium 4 560（3.60GHz - 1MB L2）有13％的增长，但在3D游戏中平均性能增长小于2％。在3dsmax中，完全没有由于额外的缓存造成的性能收益。在我们的媒体解码测试中同样可以看到类似的性能持平。Playstation 3的使用模式不会是用来运行Microsoft Office的；它将与许多这类“媒体相关”的应用程序打交道，像3D游戏和媒体解码。对于这些应用程序类型而言，巨大的缓存是完全没有必要的 - 低延时内存访问是必需的，许多的内存带宽是重要的，但没有缓存也能获得这两样东西。那怎么做呢？Cell会说明怎么做的。

　　每个SPE配备了256KB的局部存储器，注意，并不是缓存。局部存储器是不会自行工作的。如果想要在其中存放点什么的话，需要发给SPE一条存储指令。缓存是自动起作用的；它使用与硬件紧密联系的算法来对它应该存储什么做出合理的推测。SPE的局部存储器大小与缓存相仿，但却像主存一样工作。另一个重要的方面是局部存储器是基于SRAM的，而不是基于DRAM的，所以就获得了与缓存类似的访问时间（对于SPE是6个周期），而不是主存访问时间（也就是上百个周期）。

　　那么重点是什么呢？虽然没有缓存，但引入了延时非常低的局部存储器，所以每个SPE有效地拥有了可控制，可预知的内存延时。这意味着一个聪明的开发者或巧妙的编译器能够为每个SPE极其精确地安排指令的时间。编译器会准确地知道，来自局部存储器的数据何时将准备好，从而能够围绕内存延时确定指令和操作的时间，就像无序微处理器那么好，但却没有附加的硬件复杂性。如果SPE需要存储在跟Cell相连的主存中的数据，那么延时是可以预知的，这还是因为没有了缓存，不必担心事情会搞乱。

　　把SPE做成有序核心对于它们的任务来说是很有意义的。然而，PPE做成有序则更多是受到空间/复杂性的限制。虽然SPE处理了更多指定的任务，但PPE在Cell中的任务是处理所有的通用任务，那些在SPE的阵列上执行得并不理想。这个方法具有的问题是，为了像一个性能相对可靠的通用处理器那样运行，它需要缓存 - 而我们已经说明了缓存可能会怎样拖累有序核心了。如果Cell构架有薄弱环节的话，那就是PPE了，但要再次指出，Cell不是面向通用计算的，尽管有人可能会这样颠倒来用。

　　有序PPE的不利方面在于通过把核心做成只有2个流程而尽可能多地简化了，就是说它最多只能并行执行两个操作。不过，对有序低效率设计的执行潜力损失在某种意义下被最小化了，至少没有许多晶体管被浪费在把PPE做成非常宽大的芯片上。一个好的编译器应该能够确保那两个流程端口被尽可能频繁地占用，即使微处理器是有序的也一样。PPE还能够一次处理两个线程，这也有意掩盖了有序核心对于通用代码的无能。

　　在构架上，如果有什么让Cell无法被用在PC环境中的话，那就是PPE了。不过，拥有更强劲PPE或PPE阵列的新Cell能够改变这种情况。

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